收發(fā)器

隨著技術的不斷發(fā)展，高速串行VO技術取代傳統并行I/O技術已經成為當前趨勢。并行總線接口速度快為ATA7的133 MB/s,2003年發(fā)布SATA1. 0規(guī)格提供的傳輸率就已經達到了150 MB/s, SATA3. 0理論速度更是達到了600 MB/s的速度，設備工作在高速時，并行總線容易遭受干擾和串擾，使得布線相當復雜。而串行收發(fā)器的運用能簡化布局設計，減少連接器數量。在具有相同的總線頻寬時，串行接口的功耗也比并行端口小。并且設備工作模式從并行傳輸轉變?yōu)榇袀鬏?，串行的速度就可以隨著頻率的提高而成倍的提高?；贔PGA具有嵌入式Gb速率級別以及低功耗架構優(yōu)點，它能使得設計師利用的EDA工具快速解決協議和速率的變化問題。隨著FPGA的廣泛應用，收發(fā)器整合在FPGA中，成為解決設備傳輸速度問題的一個有效辦法

光纖收發(fā)器在數據傳輸上打破了以太網電纜的百米局限性，依靠的交換芯片和大容量的緩存，在真正實現無阻塞傳輸交換性能的同時，還提供了平衡流量、隔離沖突和檢測差錯等功能，保證數據傳輸時的高安全性和穩(wěn)定性。因此在很長一段時間內光纖收發(fā)器產品仍將是實際網絡組建中不可缺少的一部分，今后的光纖收發(fā)器會朝著高智能、高穩(wěn)定性、可網管、低成本的方向繼續(xù)發(fā)展。

收發(fā)器主要技術介紹

抖動性抖動性，是衡量收發(fā)器健壯性的重要參數，因為抖動性直接反映到收發(fā)器的誤碼率。影響抖動性的因素有電源和地的布局、校準電路、封裝特性等，其中主要是PLL產生的高速時鐘。PLL對于時鐘與數據恢復(CDR)非常重要，PLL由輸人參考時鐘驅動，因此參考時鐘輸人需要滿足嚴格的電器和抖動要求。

均衡技術在信道中傳輸的數據不可避免產生碼間干擾和各種噪聲影響。在高速速率的情況下，其干擾會更加明顯。為了克服傳輸干擾和損耗，在收發(fā)器系統中插入均衡器，經過均衡修正，可以校正和補償系統特性，減少碼間干擾影響，從而能適應信道的隨機變化。