高速PCB一直是PCB行業(yè)寵兒，是電子電路設計和制造研究的熱點，高速PCB在5G時代將會得到更多的發(fā)展機遇，密度更高、運行速度更快、信號完整性直接決定高速PCB電氣性能、可靠性及其穩(wěn)定性。基于信號完整性分析高速PCB設計中遇到的信號失真問題，利用相關理論找到傳輸線阻抗設計和制造的解決方案。對地層銅橋、外層阻抗線和導通孔阻抗進行優(yōu)化設計，將設計與制造聯(lián)系在一起可以讓設計者和廠家更好地運用信號完整性分析解決高速PCB的實際問題。

一款PCB設計的層數(shù)及層疊方案取決于以下幾個因素：

（1）硬件成本：PCB層數(shù)的多少與硬件成本直接相關，層數(shù)越多硬件成本就越高，以消費類產(chǎn)品為代表的硬件PCB一般對于層數(shù)有限制，例如筆記本電腦產(chǎn)品的主板PCB層數(shù)通常為4~6層，很少超過8層；

（2）高密元器件的出線：以BGA封裝器件為代表的高密元器件，此類元器件的出線層數(shù)基本決定了PCB板的布線層層數(shù)；

（3）信號質量控制：對于高速信號比較集中的PCB設計，如果重點關注信號質量，那么就要求減少相鄰層布線以降低信號間串擾，這時布線層層數(shù)與參考層層數(shù)（Ground層或Power層）的比例是1:1，就會造成PCB設計層數(shù)的增加；反之，如果對于信號質量控制不強制要求，則可以使用相鄰布線層方案，從而降低PCB層數(shù)；

（4）原理圖信號定義：原理圖信號定義會決定PCB布線是否“通順”，糟糕的原理圖信號定義會導致PCB布線不順、布線層數(shù)增加；

（5）PCB廠家加工能力基線：PCB設計者給出的層疊設計方案（疊層方式、疊層厚度 等），必須要充分考慮PCB廠家的加工能力基線，如：加工流程、加工設備能力、常用PCB板材型號 等 。

現(xiàn)在讓我們看看在審查pcb設計時發(fā)現(xiàn)的常見的錯誤:

去耦電容器的位置不正確

關鍵組件需要干凈，穩(wěn)定的電壓源。去耦電容器放置在電源軌上，以在這方面提供幫助?！　?

但是，為了使去耦電容器發(fā)揮比較好的作用，它們必須盡可能靠近需要穩(wěn)定電壓的引腳?！?

來自電源的電源線需要進行布線，以便在連接到需要穩(wěn)定電壓的引腳之前先連接到去耦電容器。　　

同樣重要的是，將電源穩(wěn)壓器的輸出電容器放置在盡可能靠近穩(wěn)壓器輸出引腳的位置?！　?

這對于優(yōu)化穩(wěn)定性是必不可少的（所有調節(jié)器都使用一個反饋環(huán)路，如果未正確穩(wěn)定，該環(huán)路可能會振蕩）。它還可以改善瞬態(tài)響應。

高速PCB設計常見阻抗匹配的方式

串聯(lián)終端匹配

在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負載端反射回來的信號發(fā)生再次反射。

匹配電阻選擇原則：匹配電阻值與驅動器的輸出阻抗之和等于傳輸線的特征阻抗。常見的CMOS和TTL驅動器，其輸出阻抗會隨信號的電平大小變化而變化。因此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓撲結構的信號網(wǎng)路不適合使用串聯(lián)終端匹配，所有的負載必須接到傳輸線的末端。

串聯(lián)匹配是常用的終端匹配方法。它的優(yōu)點是功耗小，不會給驅動器帶來額外的直流負載，也不會在信號和地之間引入額外的阻抗，而且只需要一個電阻元件。

常見應用：一般的CMOS、TTL電路的阻抗匹配。USB信號也采樣這種方法做阻抗匹配。